基于DDS的波形发生器设计

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发布时间:17-04-14 15:16分类:技术文章
标签:函数信号发生器,信号发生器,函数信号发生器是怎么设计的
摘要:北京熙缜隆博环保科技有限公司为您提供函数信号发生器类产品,公司主要经销烟气分析仪,水质分析仪,电工仪表,环保检测仪,价格实惠,欢迎大家前来选购!函数信号发生器设计的核心问题是信号的控制问题,其中包括信号频率、信号种类以及信号强度的控制。方案一∶函数信号发生器采用传统的直接频率合成器。这种方法能实现快速频率变换,具有低相位噪声以及所有方法中*高的工作频率。但由于采用大量的倍频、分频、混频和滤波环节,导致直接频率合成器的结构复杂、体积庞大、成本高,而且容易产生过多的杂散分量,难以达到较高的频谱纯度。方案二∶函数信号发生器采用锁相环式频率合成器。利用锁相环,将压控振荡器(VCO)的输出频率锁定在所需要频率上。这种频率合成器具有很好的窄带跟踪特性,可以很好地选择所需要频率信号,抑制杂散分量,并且避免了量的滤波器,有利于集成化和小型化。但由于锁相环本身是一个惰性环节,锁定时间较长,故频率转换时间较长。而且,由模拟方法合成的正弦波的参数,如幅度、频率
相信都很难控制。方案三:函数信号发生器采用8038单片压控函数发生器,8038可同时产生正弦波、方波和三角波。改变8038的调制电压,可以实现数控调节,其振荡范围为0.001Hz~300KHz。

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频率合成技术作为现在电子系统中的一种关键技术,已广泛应用于通信、雷达、电子对抗、定位导航、广播电视、遥测遥控、仪器仪表等许多领域并得到了快速的发展,它是用一个或多个高稳定、高精确度的标准频率源作为参考,通过对频率进行加、减、乘、除等一系列变换,从而产生同样高稳定度和精确度的大量离散频率的技术。频率合成器的实现方式有4种:直接模拟频率合成器(DAS)、锁相环频率合成器(PLL)、直接数字频率合成器(DDS)和混合结构(PLL+DDS)。其中,第1种已很少使用,第2~4种都有广泛的使用。应根据频率合成器的使用场合、指标要求确定具体使用哪种方案。
随着电子技术的不断发展,各类电子系统对频率合成器的要求越来越高,对相位噪声、频率转换时间、频率分辨率、相对工作带宽、体积及功耗等多种指标也提出了更高的要求。在某项课题研究中,根据接收机的结构,接收机需要频综部分提供一个1
514 MHz(77 200 MHz/51△1 514
MHz)的下变频本振信号,为实现载波同步,需要快速地调整下变频本振信号的频率、相位,其频率调整范围不大,在10
MHz以内。如果单独选用锁相环频率合成器(PLL),则可实现结构简单、体积小、易于集成、调试方便、杂散低等优点,但是频率转换时间相对较长,而直接数字频率合成器(DDS)是一个全数字化的系统,具有易于集成、极快的跳频速度、极高的频率分辨率和频率切换时相位连续等优点,缺点就是杂散比较大、输出频率低。所以根据这两种频率合成器的特点,本文采用DDS和PLL相结合,利用DDS作为参考信号源,以DDS激励PLL的频率合成方案。

0 引 言
随着信息技术的发展及测试对象不断丰富,现代电子系统对波形发生器也提出了更高的要求。传统的模拟信号发生器已经不能满足客观要求,急需能产生用户定义波形的仪器。伴随电子测量技术与计算机技术的紧密结合,一种新的信号发生器任意波形发生器应运而生,它可产生由用户定义的任意复杂的波形,因而具有广阔的应用发展前景。目前设计波形发生器的方法通常有三种:
(1)传统的直接频率合成技术(DS)。该类方法能实现快速频率变换,具有低相位噪声以及所有方法中最高的工作频率。但由于采用大量的倍频、分频、混频和滤波环节,导致其结构复杂、体积庞大、成本昂贵,而且容易产生过多杂散分量。
(2)锁相环式频率合成器(PLL)。该类技术具有良好窄带跟踪特性,可选择所需频率信号,抑制杂散分量,且省去大量滤波器,有利于集成化和小型化。但由于锁相环本身是个惰性环节,锁定时间较长,因而频率转换时间较长,且由模拟方法合成的正弦波的参数(如幅度、频率和相位等)都难以定量控制。
(3)直接数字式频率合成器(Direct Digital
Fre-quency,DDS)。该类方法具有高频率稳定度、高频率分辨率以及极短的频率转换时间。此外,全数字化结构便于集成,输出相位连续,频率、相位和幅度均可实现程控,而且理论上能够实现任意波形。

1 系统原理
以DDS激励PLL的基本原理组成框图如图1所示,采用高稳定的石英晶体振荡器作为DDS的参考时钟源;通过FPGA把频率控制字和相位控制字写入DDS内部的寄存器中,DDS便可以产生一个频率和相位都可编程控制的模拟正弦波输出;然后把DDS的输出信号作为PLL的参考信号;最后根据期望输出的信号频率,设定分频器的分频比N,便得到了频率为DDS输出频率N/R倍的时钟信号。
这种结构利用DDS的高分辨率保证了足够小的频率步进,同时PLL的带通特性很好地抑制了DDS输出频谱中的部分杂散。该方案实现了DDS和PLL的优势互补,兼顾了各个方面的性能,所以此方案实现的本振源做到了比较高的频率、较快的频率转换速度和较高的频率分辨率,同时也很好地保证了系统杂散和相位噪声性能。

1 DDS基本原理和特点1.1 DDS基本原理
直接频率合成技术实际上是通过将存储的波形数据,通过特定算法,经过高速D/A转换器转换成所需要模拟信号的数字合成技术。其基本原理框图如图1所示。

2 电路设计
本设计系统的整个电路主要包括两大部分,即DDS部分和PLL部分。2.1 DDS部分
DDS部分的时钟输入选用100
MHz的恒温晶体振荡器;DDS部分的核心采用美国AD公司生产的大规模集成芯片AD9954,它是用先进的DDS技术开发的高集成度DDS器件,内置高速、高性能D/A转换器及超高速比较器,可作为数字编程控制的频率合成器,能产生0~160
MHz的正弦波信号。AD9954内含1 02432
b静态RAM,利用该RAM可实现高速调制,并支持几种扫描模式。AD9954可提供自定义的线性扫描操作模式,通过AD9954的串行I/O口输入控制字可实现快速变频且具有良好的频率分辨率。其应用范围包括灵敏频率合成器、可编程时钟发生器、雷达和扫描系统的FM调制源以及测试和测量装置等,其内部结构如图2所示。

由图1可见,其主要由标准参考频率源、相位累加器、波形存储器、数/模转换器等部分组成。其中,参考频率源一般是一个高稳定的晶体振荡器,其输出信号用于DDS中各部件同步工作。当频率合成器正常工作时,在标准频率参考源的控制下(频率控制字K决定了其相位增量),相位累加器则不断地对该相位增量进行线性累加,当相位累加器积满量时就会产生一次溢出,从而完成一个周期性的动作,即合成信号的一个频率周期。累加器的输出地址对波形ROM进行寻址,从而把存储在相位累加器中的抽样值转化成对应的正弦波幅度序列。通过高速D/A变换把数字量变成模拟量,经过低通滤波器进一步平滑并滤掉带外杂散,得到所需的波形。1.2
DDS实现的正弦信号分析
理想DDS的输出频谱就是指不存在相位舍入误差、幅度量化误差和DAC误差时,系统输出的频谱。这时,整个DDS系统就相当于理想的采样保持电路。其输出信号的频谱结构是以Sa()函数为包络的一组离散谱线,如图2(所选fc=200
MHz,fo=40 MHz)所示,只在f=nfcfO=(nK/2N)fc处存在离散谱线。

DDS电路设计应遵循的主要原则是使其输出信号具有较好的控制时序、较低的相位噪声和窄带杂散,其次是正确的电路铺设和连接,DDS的外围电路并不复杂,主要由低压差稳压电源NCP1117和低通滤波器SCLF-30等组成。AD9954频率控制字为32位,在本应用中系统工作时钟为100
MHz,输出时钟的频率分辨率△f1=100 MHz/232=0.023
Hz。AD9954相位控制字为14位,输出时钟的相位分辨率△1=360/214=0.022。2.2
PLL部分
PLL部分主要包括预分频器、分频器、鉴相器、环路滤波器和VCO。根据设计需要采用锁相环频率合成器集成芯片ADF4112,它集成了预分频器、分频器、鉴相器等各种重要部件,如图3所示。它由一个低噪声数字鉴相器、一个高精度电荷泵、一个可编程参考分频器(R分频器)、一个可编程A,B计数器以及一个双模分频器P/P+1组成。6位A计数器、13位B计数器与双模分频器P/P+1共同组成了N分频器,分频比N=BP+A。数字鉴相器用来对R计数器和N计数器的输出相位进行比较,然后输出一个与二者相位误差成比例的误差电压。鉴相器内部还有一个可编程延迟单元,用来控制翻转脉冲的宽度,这个翻转脉冲保证鉴相器的传递函数没有死区,因此降低了相位噪声和参考杂散。该芯片的主要性能特点如下:
工作电压:2.7~5.5
V,同时还提供外部可调的电荷泵电压调节功能;最高鉴相频率为55
MHz,最高RF输入频率达3
GHz;具有四组可编程双模分频器8/9,16/19,32/33,64/65;内置可编程电荷泵电流和可编程反冲脉宽功能;编程控制采用3线串行接口;能够进行模拟和数字锁定检测;软、硬件断电模式;具有良好的相位噪声参数。

2 系统设计
DDS芯片的选择对于方案性能十分关键,除了要考虑其输出带宽外,还要从整个系统的角度出发进行选择。AD公司的芯片一般都具有集成DAC和时钟可倍频的特点。内部集成DAC的方案可以使得整个系统的设计变得极为简便,而且也有很好的性能;可利用时钟可倍频的特点,以降低对晶振的要求。在本方案中,采用AD9854作为DDS的核心芯片,应用AD公司的数字处理器ADSP21065作为主处理器,主要实现对AD9854的控制和置数。2.1
DDS芯片AD9854
AD9854数字合成器是AD公司的一款高度集成的DDS器件,其内部集成了双48位频率累加器,双48位相位累加器,正余弦波形表,双12位正交数模转换器,双12位数字倍增器,可编程的基准时钟倍增器以及调制和控制电路,能够在单片机上实现频率调制、相位调制,可编程的幅度调制以及I,Q两路正交调制等多种功能。当AD9854作为一个精确的时钟源时,它能产生高稳定度,频率一相位一幅度均可编程的正弦和余弦输出。其主要特点有:
工作频率高 其工作频率高达300 MHz,其电路结构允许产生频率达到150
MHz的同时正交输出信号。相位截断到17位保证了优良的无杂散信号动态范围(SFDR)。
频率分辨率高 其创新的高速DDS核提供了48位的频率分辨率(当SYSCLK为300
MHz时有1Hz的调节分辨率)。 可编程的基准时钟倍增器
AD9854的可编程的4~20的REFCLK倍增器电路在内部从一个低频的外部参考时钟产生300
MHz的系统时钟,节省了用户的花费,减小系统时钟源的难度。
内部集成高性能DAC 两个12 b/300
MHz的DAC使输出信号的信噪比(SNR)满足要求。 简单的高速串、并行数据接口
并行口的数据传输速率达到100 MHz,串行口也有10
MHz的速度,频率转换时间最低能达到10 ns。 多种工作模式
有五种可编程的工作模式:单音调模式、非斜升FSK、斜升FSK、线性调频和BPSK,在使用中可以根据不同的需要进行转换。2.2
数字信号处理器ADSP21065
ADSP21065采用超级哈佛总线结构,内部有4条独立的总线,分别用于双数据存取、指令存取和输入/输出接口,十分有效地将数字信号处理系统的主要功能块集成在一片芯片上。它的主要性能特点有:
主频最高可达66 MHz;片内O.5 MB SRAM,可以灵活地设置成16/32/40/48
b格式,用于数据/程序存储;乘法器为32/40 b浮点输入,40 b结果,或32
b定点输入,80 b结果;ALU支持32/40 b浮点加减,32
b定点加减,允许同时求2个操作数的和/差,这对于蝶形运算十分有利;运算单元具有120.MFLOPS的峰值运算能力,可以在单周期内带条件判断地执行一次乘、一次加、一次减和一次跳转;两个优先权不同的定时器中断矢量;同时16个循环寻址,同时2个位反序寻址。2.3
系统设计
系统设计框图如图3所示,利用了AD9854的并行可编程模式,没有片选信号。D7~D0为8位双向并行可编程数据输入端口,A5~AO为6位并行地址输入端口。ADSP21065的WR,RD引脚分别与AD9854的RDB/CSB,WRB/SCLK引脚相连,对AD9854的读写进行控制。系统通过波形选择开关确定输出信号的波形模式,再由CPLD控制器将波形模式传送至AD-SP21065的FLAG引脚。然后ADSP21065通过8位数据线D7~DO将所选模式传送至AD9854的控制寄存器,并对AD9854进行相应的初始化和置数。DDS的两个频率控制字FTW1和FTW2通过D7~D0传送至双48位频率控制寄存器,确定输出信号频率。这样就会在AD9854的输出端产生正弦调制信号,此正弦信号是由AD9854内部的12位D/A转换得到的阶梯信号,含有丰富的高次频谱分量,需经过低通滤波器,通过放大电路进行放大获得所需输出信号。

该芯片的高集成性能,使其只需外加一个环路滤波器和压控振荡器(VCO),就可以构成一个完整的低噪声、低功耗、高稳定度、高可靠性的频率合成器,输出频率fVCO=(PB+A)fREFIN/R,其中fREFIN为参考频率,频率步进等于fREFIN/R。芯片使能端CE直接与电源连接,鉴相频率取1.96
MHz,DDS输出的100/3
MHz从REF输入,参考分频比R=17;VCO分两路输出,一路作为频综输出,另外一路输出至ADF4112的RF端,经N分频后与来自R分频器的参考频率进行鉴相并产生一个误差信号,该误差信号从CP输出经有源三阶环路滤波后驱动VCO,最终锁定在1
514
MHz的频点上。调整环路滤波电路中的电阻和电容可以改变环路参数,阻尼系数取0.707。这里分频比N=1
514/[(100/3)/R]=772,P取8,R为17,由N=BP+A得B=96,A=4。4个24位锁存器的初始化设置如下:
FUNCTIN锁存器:0x0C 0xA0 0x92; INITIALIZATION锁存器:0x0C 0xA0 0x93;
R计数锁存器:0x10 Ox00 Ox44; AB计数锁存器:0x00 0x60 0x11。
环路滤波器电路是锁相环电路中较重要的一个部分,它的性能好坏直接关系到锁相输出的相位噪声和杂散指标。它可以由AD公司提供的PLL仿真软件ADIsimPLL
ver
3.O直接生成,根据设计要求,采用三阶无源超前滞后滤波器,各项参数设置如下:输出频率设为1.513
725 49 GHz,N为772,鉴相频率设为1.960 784 31
MHz,压控振荡器增益KVCO设为25.9 MHz/V,环路带宽设为10
kHz,相位裕量设为45,最终生成电路如图4所示。

3 软件设计
数字处理器ADSP21065有48位的超长指令集(VLIW),一条指令可以包含多个可选操作。全部指令分成四大组:计算和数据存取、程序流控制、直接数据存取以及其他类指令。其中的计算和数据存取、程序流控制两组指令充分利用了ADSP21065片内多个功能单元的并行操作特性,可以同时进行乘法、加法、减法等多个运算,体现了ADSP21065超级哈佛结构的高效特点。整机系统软件设计采用了AD公司开发软件Visu-al
DSP++,其提供了丰富的数据分析、处理菜单,大大提高了程序的设计效率。其总体流程图如图4所示。

压控振荡器部分的芯片选取主要考虑以下几个方面:具有一定的压控灵敏度;控制特性的线性好;开环相位噪声低;频率稳定度高等。基于以上原因,选取Mini-circuits公司的宽带低相噪器件ROS-1540-419+,其主要技术性能如表1所示。

4 结 语
随着无线通信、数字电视、卫星定位遥控遥测技术以及精密制导等现代高技术的广泛应用和不断发展,对频率源的频率稳定度、频谱纯度、濒率范围都有更大的要求,对作为频率源的频率合成器的性能要求越来越高。在目前已有的各种频率合成技术中,DDS技术以其优越的性能得到越来越多的应用,同时也在应用中促进了该技术的进一步优化和发展。本文介绍了一种以AD公司DDS芯片AD9854和数字处理芯片AD-SP2106为设计基础的波形发生器系统设计方案,可以产生高精度、高分辨率的任意波形,给出了硬件接口电路设计以及软件系统流程设计。

3 结果分析
系统的相位噪声主要由PLL的相噪性能决定,而其杂散性能则取决于DDS。PLL相位噪声主要由三部分组成:VCO固有的相位噪声;鉴相器、环路滤波器、分频器的相位噪声以及参考频率的相位噪声。根据PLL仿真软件ADIsimPLL
ver 3.0的仿真结果,得出系统在10 kHz处相位噪声指标为-91.96
dBc/Hz,与实验所得结果比较接近;DDS的杂散主要是由于相位舍位造成的相位截断杂散、幅度量化误差造成的杂散以及由于DAC非线性引起的杂散,经过实际测量杂散优于-65
dBc;系统输出时钟的频率分辨率=DDS输出的频率分辨率(N/R)=0.023(772/17)=1.044
Hz;DDS的配置时间约为324+24(1/100)=368
ns;PLL的锁定时间约为619s;最终输出频率为1 513.796 MHz。
用频谱仪测得的合成器输出频谱图如图5所示。

4 结 语 实验表明:本设计采用DDS激励PLL的频率合成方案产生的1 514
MHz的本振源,频率稳定、可靠,满足了系统高精度和宽频带的需要,而且该电路可以通过仿真确定电路参数,通过FPGA控制输出频率,调试简单,性能稳定。采用DDS+PLL的频率合成技术综合了DDS和PLL各自的优点,具有优良的技术性能,在工程中已得到了广泛的应用。

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